用VHDL 設計電子線路

在電子線路設計領域中，設計自動化工具已經逐步為設計者所接受，它必將取代人工設計方法，成為主要的設計手段。目前，VHDL已成為許多設計自動化工具普遍彩用的標準化硬體描述語言。掌握VHDL語言，用VHDL語言設計電子線路，是電子線路設計者必須掌握的基本技能。VHDL語言功能強，覆蓋面大，靈活性高，但對於初學者來說，用VHDL語言描述電路有很大難度。為解決這個問題，本書除了介紹VHDL基本語言

序言

譯者序

1 概 述

1. 1 為什麼要用VHDL

1. 2 開發流程

1. 3 歷史

1. 4 綜合

習題