Quartus II
綜合性PLD/FPGA開發軟體
Quartus II 是Altera公司的綜合性CPLD/FPGA開發軟體，原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設計輸入形式，內嵌自有的綜合器以及模擬器，可以完成從設計輸入到硬體配置的完整PLD設計流程。
Quartus II可以在Windows、Linux以及Unix上使用，除了可以使用Tcl腳本完成設計流程外，提供了完善的用戶圖形界面設計方式。具有運行速度快，界面統一，功能集中，易學易用等特點。
Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設計的複雜性、加快了設計速度。對第三方EDA工具的良好支持也使用戶可以在設計流程的各個階段使用熟悉的第三方EDA工具。
QuartusII圖標
Maxplus II 作為Altera的上一代PLD設計軟體，由於其出色的易用性而得到了廣泛的應用。目前Altera已經停止了對Maxplus II 的更新支持，Quartus II 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。Altera在Quartus II 中包含了許多諸如SignalTap II、Chip Editor和RTL Viewer的設計輔助工具，集成了SOPC和HardCopy設計流程，並且繼承了Maxplus II 友好的圖形界面及簡便的使用方法。
Altera Quartus II 作為一種可編程邏輯的設計環境，由於其強大的設計能力和直觀易用的介面，越來越受到數字系統設計者的歡迎。
Quartus II提供了完全集成且與電路結構無關的開發包環境，具有數字邏輯設計的全部特性，包括：
可利用原理圖、結構框圖、VerilogHDL、AHDL和VHDL完成電路描述，並將其保存為設計實體文件；
晶元（電路）平面布局連線編輯；
LogicLock增量設計方法，用戶可建立並優化系統，然後添加對原始系統的性能影響較小或無影響的後續模塊；
功能強大的邏輯綜合工具；
完備的電路功能模擬與時序邏輯模擬工具；
定時/時序分析與關鍵路徑延時分析；
可使用SignalTap II邏輯分析工具進行嵌入式的邏輯分析；
支持軟體源文件的添加和創建，並將它們鏈接起來生成編程文件；
使用組合編譯方式可一次完成整體設計流程；
自動定位編譯錯誤；
高效的期間編程與驗證工具；
可讀入標準的EDIF網表文件、VHDL網表文件和Verilog網表文件；
能生成第三方EDA軟體使用的VHDL網表文件和Verilog網表文件。
Altera的Quartus II可編程邏輯軟體屬於第四代PLD開發平台。該平台支持一個工作組環境下的設計要求，其中包括支持基於Internet的協作設計。Quartus平台與Cadence、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應商的開發工具相兼容。改進了軟體的LogicLock模塊設計功能，增添 了FastFit編譯選項，推進了網路編輯性能，而且提升了調試能力。支持MAX7000/MAX3000等乘積項器件
Quartus II設計套裝的其他特性包括：
· DSP Builder 12.0新的數字信號處理(DSP)支持——通過系統控制台，與MATLAB的DDR存儲器進行通信，並具有新的浮點功能，提高了設計效能，以及DSP效率。
· 經過改進的視頻和圖像處理(VIP)套裝以及視頻介面IP——通過具有邊緣自適應演演算法的Scaler II MegaCore功能以及新的Avalon-Streaming (Avalon-ST)視頻監視和跟蹤系統IP內核，簡化了視頻處理應用的開發。
· 增強收發器設計和驗證——更新了Arria V FPGA的收發器工具包支持，進一步提高收發器數據速率(對於Stratix V FPGA，高達14.1 Gbps)。
