VCS

VCS是編譯型Verilog模擬器，它完全支持OVI標準的Verilog HDL語言、PLI和SDF。 VCS具有目前行業中最高的模擬性能，其出色的內存管理能力足以支持千萬門級的ASIC設計，而其模擬精度也完全滿足深亞微米ASIC Sign-Off的要求。VCS結合了節拍式演演算法和事件驅動演演算法，具有高性能、大規模和高精度的特點，適用於從行為級、RTL到Sign-Off等各個階段。VCS已經將CoverMeter中所有的覆蓋率測試功能集成，並提供VeraLite、CycleC等智能驗證方法。VCS和Scirocco也支持混合語言模擬。VCS和Scirocco都集成了Virsim圖形用戶界面，它提供了對模擬結果的交互和后處理分析。

VCS 可提供業內領先的性能和容量，同時支持一整套先進的調試、缺陷查找、覆蓋率、驗證規劃和斷言技術。其調試技術可以理解驗證方法學，並提供了對隨機約束的調試。 VCS 的多核技術可在多台多核機器上并行運行設計、測試平台、斷言和調試功能，將驗證速度提高 2 倍，縮短驗證時間（請參見圖 1）。 VCS 的分區編譯 (Partition Compile) 流程僅重新編譯被修改的代碼，縮短用戶的迭代編譯周期多達 10 倍。 VCS 還提供一整套全面診斷工具，包括模擬內存消耗和模擬時間解析、互動式約束調試、智能記錄等，幫助用戶快速分析問題。 VCS 支持原生的低功耗模擬和 UPF 格式，在既有的完整的調試手段和高性能模擬的基礎之上，可提供創新的電壓感知驗證技術，定位現代低功耗設計中的缺陷。 VCS 具有內置調試和可視化環境，支持所有流行設計和驗證語言，包括 Verilog、VHDL、SystemVerilog、OpenVera™、SystemC™ 以及 VMM、OVM 和 UVM™ 等方法學，可幫助用戶交付優質的設計。