上拉電阻

在上拉電阻所連接的導線上，如果外部組件未啟用，上拉電阻則“微弱地”將輸入電壓信號“拉高”。當外部組件未連接時，對輸入端來說，外部“看上去”就是高阻抗的。這時，通過上拉電阻可以將輸入埠處的電壓拉高到高電平。如果外部組件啟用，它將取消上拉電阻所設置的高電平。通過這樣，上拉電阻可以使引腳即使在未連接外部組件的時候也能保持確定的邏輯電平。

1、當TTL電路驅動CMOS電路時，如果電路輸出的高電平低於CMOS電路的最低高電平（一般為3.5V），這時就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。

2、OC門電路必須使用上拉電阻，以提高輸出的高電平值。

3、為增強輸出引腳的驅動能力，有的單片機管腳上也常使用上拉電阻。

4、在CMOS晶元上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻以降低輸入阻抗，提供泄荷通路。

5、晶元的管腳加上拉電阻來提高輸出電平，從而提高晶元輸入信號的雜訊容限，增強抗干擾能力。

6、提高匯流排的抗電磁干擾能力，管腳懸空就比較容易接受外界的電磁干擾。

7、長線傳輸中電阻不匹配容易引起反射波干擾，加上、下拉電阻是電阻匹配，有效的抑制反射波干擾。

上拉電阻的缺點是當電流流經時其將消耗額外的能量，並且可能會引起輸出電平的延遲。某些邏輯晶元對於經過上拉電阻引入的電源供應瞬間狀態較為敏感，這樣就迫使為上拉電阻配置獨立的、帶有濾波的電壓源。

就是從電源高電平引出的電阻接到輸出端。

1、如果電平用OC(集電極開路，TTL)或OD(漏極開路，CMOS)輸出，那麼不用上拉電阻是不能工作的，這個很容易理解，管子沒有電源就不能輸出高電平了。

2、如果輸出電流比較大，輸出的電平就會降低（電路中已經有了一個上拉電阻，但是電阻太大，壓降太高），就可以用上拉電阻提供電流分量，把電平“拉高”。（就是並一個電阻在IC內部的上拉電阻上，這時總電阻減小，總電流增大）。當然管子按需要工作在線性範圍的上拉電阻不能太小。當然也會用這個方式來實現門電路電平的匹配。

需要注意的是，上拉電阻太大會引起輸出電平的延遲。（RC延時）

一般CMOS門電路輸出不能給它懸空，都是接上拉電阻設定成高電平。

下拉電阻：和上拉電阻的原理差不多，只是拉到GND去而已。那樣電平就會被拉低。下拉電阻一般用於設定低電平或者是阻抗匹配(抗回波干擾)。

上拉電阻阻值的選擇原則包括:

1、從節約功耗及晶元的灌電流能力考慮應當足夠大；電阻大，電流小。

2、從確保足夠的驅動電流考慮應當足夠小；電阻小，電流大。

3、對於高速電路，過大的上拉電阻可能邊沿變平緩。

綜合考慮以上三點，通常在1k到10k之間選取。對下拉電阻也有類似道理。

一般作單鍵觸發使用時，如果IC本身沒有內接電阻，為了使單鍵維持在不被觸發的狀態或是觸發后回到原狀態，必須在IC外部另接一電阻。

數字電路有三種狀態：高電平、低電平、和高阻狀態，有些應用場合不希望出現高阻狀態，可以通過上拉電阻或下拉電阻的方式使處於穩定狀態，具體視設計要求而定！

一般說的是I/O埠，有的可以設置，有的不可以設置，有的是內置，有的是需要外接，I/O埠的輸出類似於一個三極體的C，當C接通過一個電阻和電源連接在一起的時候，該電阻成為上拉電阻，也就是說，該埠正常時為高電平；C通過一個電阻和地連接在一起的時候，該電阻稱為下拉電阻。

上拉電阻是用來解決匯流排驅動能力不足時提供電流的問題的。一般說法是上拉增大電流，下拉電阻是用來吸收電流。

一個上拉電阻可以設置在連接邏輯門和其輸入端之間。例如，一個輸入信號可以被一個電阻拉高，而一個開關或者帶跳線可以將輸入端和地相連。這可以被用作信息配置、選擇，或者對外部設備信號進行檢錯糾錯。

上拉電阻可以在邏輯設備不提供電流的時候工作。集電極開路就具有上拉電阻，這樣的電路輸出信號常常在驅動外部設備、組合邏輯電路、多個設備連接到一個匯流排的情況里應用。例如，右圖所示的電路使用5伏特來激勵一個中繼器。如果左邊的輸入未連入，下拉電阻R1保證輸入信號被拉低至低電平。7407TTL系列是一個集電極緩衝器，僅僅輸出它所得到的輸入信號。但是對於右邊的器件來說，由於是TTL型器件，當它輸出高電平的時候，它本身對右邊的器件來說等效為未連接。這時，上拉電阻R2將輸出信號上拉到12伏特，為下一級場效應管提供足夠的電壓使之導通，從而激活繼電器。

上拉電阻可以和其他邏輯設備一起焊接在同一個電路板上。許多微控制器希望嵌入式控制應用程序使用內部的、可編程的上拉電阻，減少對外部組件的需求。