JK觸發器

JK觸發器邏輯簡圖如右圖所示

JK觸發器和觸發器中最基本的RS觸發器結構相似，其區別在於，RS觸發器不允許R與S同時為1，而JK觸發器允許J與K同時為1。當J與K同時變為1的同時，輸出的值狀態會反轉。也就是說，原來是0的話，變成1；原來是1的話，變成0。對應表如下:

JK觸發器的時序圖

脈衝工作特性如右圖所示

該觸發器無一次變化現象，輸入信號可在CP 觸發沿由1變0時刻前加 入。由圖7.6.1可知，該電路要求J、K信號先於CP 信號觸發沿傳輸到G3、G4的輸出端，為此它們的加入時間至少應比CP 的觸發沿提前一級與非門的延遲時間。這段時間稱為建立時間test。

輸入信號在負跳變觸發沿來到后就不必保持，原因在於即使原來的J、K信號變化，還要經一級與非門的延遲才能傳輸到G3和G4的輸出端，在此之前，觸發器已由G12、G13、G22、G23的輸出狀態和觸發器原先的狀態決定翻轉。所以這種觸發器要求輸入信號的維持時間極短，從而具有很高的抗干擾能力，且因縮短tCPH 可提高工作速度。

從負跳變觸發沿到觸發器輸出狀態穩定，也需要一定的延遲時間tCPL。顯然，該延遲時間應大於兩級與或非門的延遲時間。即tCPL大於2.8tpd。

綜上所述，對邊沿JK 觸發器歸納為以下幾點：

1.邊沿JK 觸發器具有置位、複位、保持（記憶）和計數功能； 2.邊沿JK 觸發器屬於脈衝觸發方式，觸發翻轉只在時鐘脈衝的負跳變沿發生； 3.由於接收輸入信號的工作在CP下降沿前完成，在下降沿觸發翻轉，在下降沿后觸發器被封鎖，所以不存在一次變化的現象，抗干擾性能好，工作速度快。

主從JK 觸發器

電路結構

主從JK 觸發器是在主從RS觸發器的基礎上組成的，如圖7.5.1所示。在主從 RS觸發器的R端和S端分別增加一個兩輸入端的與門G11和G10，將Q端和輸入端經與門輸出為原S端，輸入端稱為J端，將Q端與輸入端經與門輸出為原R端，輸入端稱為K端。

工作原理

由上面的電路可得到S=JQ,R=KQ。代入主從RS觸發器的特徵方程得到:

當

J=1，K=0時，Qn+1=1；

J=0，K=1時，Qn+1=0；

J=K=0時，Qn+1=Qn；

J=K=1時，Qn+1=~Qn；

由以上分析，主從JK 觸發器沒有約束條件。在J=K=1時，每輸入一個時鐘脈衝，觸發器翻轉一次。觸發器的這種工作狀態稱為計數狀態，由觸發器翻轉的次數可以計算出輸入時鐘脈衝的個數。

工作特性

建立時間：是指輸入信號應先於CP信號到達的時間，用tset表示。由圖7.5.5可知,J、K信號只要不遲於CP信號到達即可，因此有tset=0。保持時間：為保證觸發器可靠翻轉，輸入信號需要保持一定的時間。保持時間用tH表示。如果要求 CP=1期間J、K的狀態保持不變，而CP=1的時間為tWH，則應滿足：tH≥tWH。

傳輸延遲時間：若將從CP下降沿開始到輸出端新狀態穩定地建立起來的這段時間定義為傳輸時間，則有：tPLH=3tpd tPHL=4tpd 最高時鐘頻率：因為主從觸發器都是由 兩個同步RS 觸發器組成的，所以由同步RS觸發器的動態特性可知 ,為保證主觸發器的可靠翻轉，CP高電平的持續時間tWH應大於3tpd。同理，為保證從觸發器能可靠地翻轉， CP低電平的持續時間tWL也應大於3tpd。因此，時鐘信號的最小周期為：Tc(min)≥6tpd 最高時鐘頻率fc(max)≤1/6tpd。

如果把圖7.5.5的J、K觸發器接成T觸發器使用（即將J和K相連後接至高電平），則最高時鐘頻率還要低一些。因為從CP的下降沿開始到輸出端的新狀態穩定建立所需要的時間為tPHL≥4tpd，如果CP信號的占空比為50%，那麼CP信號的最高頻率只能達到fc(max)=1/2tPHL=1/8tpd。

帶清零功能的主從下降沿觸發JK觸發器

若 Reset=0時：

J=1，K=0時，Qn+1=1；

J=0，K=1時，Qn+1=0；

J=K=0時，Qn+1=Qn；

J=K=1時，Qn+1=Qn；若 Reset=1時：

不論J、K與Qn的值，Qn+1=0。

集成觸發器

集成JK觸發器的產品較多，以下介紹一種比較典型的高速CMOS雙JK觸發器HC76。該觸發器內含兩個相同的JK觸發器，它們都帶有預置和清零輸入，屬於負跳沿觸發的邊沿觸發器，其邏輯符號和引腳分佈如下圖7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多個觸發器，通常在符號前面(或後面)加上數字，以表示不同觸發器的輸入、輸出信號，比如C1與1J、1K同屬一個觸發器。

綜上所述

對主從JK 觸發器歸納為以下幾點：

1.主從JK觸發器具有置位、複位、保持（記憶）和計數功能；

2.主從JK觸發器屬於脈衝觸發方式，觸發翻轉只在時鐘脈衝的負跳變沿發生；

3.不存在約束條件，但存在一次變化現象。 4.產生一次變化的原因是因為在CP=1期間，主觸發器一直在接收數據，但主觸發器在某些條件下（Q=0，CP=1期間J端出現正跳沿干擾或Q=1，CP=1期間K端出現正跳沿干擾），不能完全隨輸入信號的變化而發生相應的變化，以至影響從觸發器 狀態與輸入信號的不對應。

分立元件構成的觸發器

兩個PNP三極體（上拉管）並聯構成二輸入與非門電路，三個PNP三極體並聯則構成三輸入與非門電路。

每個按鍵按下時提供高電平，鬆開時提供低電平。CLK按下時主觸發器工作，鬆開時從觸發器工作。