電子設計自動化

在電子設計自動化出現之前，設計人員必須手工完成集成電路的設計、布線等工作，這是因為當時所謂集成電路的複雜程度遠不及現在。工業界開始使用幾何學方法來製造用於電路光繪（photoplotter）的膠帶。到了1970年代中期，開發人應嘗試將整個設計過程自動化，而不僅僅滿足於自動完成掩膜草圖。第一個電路布局、布線工具研發成功。設計自動化會議（Design Automation Conference）在這一時期被創立，旨在促進電子設計自動化的發展。

電子設計自動化發展的下一個重要階段以卡弗爾·米德（Carver Mead）和琳·康維於1980年發表的論文《超大規模集成電路系統導論》（Introduction to VLSI Systems）為標誌。這一篇具有重大意義的論文提出了通過編程語言來進行晶元設計的新思想。如果這一想法得到實現，晶元設計的複雜程度可以得到顯著提升。這主要得益於用來進行集成電路邏輯模擬、功能驗證的工具的性能得到相當的改善。隨著計算機模擬技術的發展，設計項目可以在構建實際硬體電路之前進行模擬，晶元布局、布線對人工設計的要求降低，而且軟體錯誤率不斷降低。直至今日，儘管所用的語言和工具仍然不斷在發展，但是通過編程語言來設計、驗證電路預期行為，利用工具軟體綜合得到低抽象級（或稱“後端”）物理設計的這種途徑，仍然是數字集成電路設計的基礎。

從1981年開始，電子設計自動化逐漸開始商業化。1984年的設計自動化會議（Design Automation Conference）上還舉辦了第一個以電子設計自動化為主題的銷售展覽。Gateway設計自動化在1986年推出了一種硬體描述語言Verilog，這種語言在現在是最流行的高級抽象設計語言。1987年，在美國國防部的資助下，另一種硬體描述語言VHDL被創造出來。現代的電子設計自動化設計工具可以識別、讀取不同類型的硬體描述。根據這些語言規範產生的各種模擬系統迅速被推出，使得設計人員可對設計的晶元進行直接模擬。後來，技術的發展更側重於邏輯綜合。

目前的數字集成電路的設計都比較模塊化（參見集成電路設計、設計收斂（Design closure）和設計流（Design flow (EDA)））。半導體器件製造工藝需要標準化的設計描述，高抽象級的描述將被編譯為信息單元（cell）的形式。設計人員在進行邏輯設計時尚無需考慮信息單元的具體硬體工藝。利用特定的集成電路製造工藝來實現硬體電路，信息單元就會實施預定義的邏輯或其他電子功能。半導體硬體廠商大多會為它們製造的元件提供“元件庫”，並提供相應的標準化模擬模型。相比數字的電子設計自動化工具，模擬系統的電子設計自動化工具大多並非模塊化的，這是因為模擬電路的功能更加複雜，而且不同部分的相互影響較強，而且作用規律複雜，電子元件大多沒有那麼理想。Verilog AMS就是一種用於模擬電子設計的硬體描述語言。此文，設計人員可以使用硬體驗證語言來完成項目的驗證工作目前最新的發展趨勢是將集描述語言、驗證語言集成為一體，典型的例子有SystemVerilog。

隨著集成電路規模的擴大、半導體技術的發展，電子設計自動化的重要性急劇增加。這些工具的使用者包括半導體器件製造中心的硬體技術人員，他們的工作是操作半導體器件製造設備並管理整個工作車間。一些以設計為主要業務的公司，也會使用電子設計自動化軟體來評估製造部門是否能夠適應新的設計任務。電子設計自動化工具還被用來將設計的功能導入到類似現場可編程邏輯門陣列的半定製可編程邏輯器件，或者生產全定製的專用集成電路。

國外

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國內

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