ASIC

目前，在集成電路界ASIC被認為是一種為專門目的而設計的集成電路。是指應特定用戶要求和特定電子系統的需要而設計、製造的集成電路。ASIC的特點是面向特定用戶的需求，ASIC在批量生產時與通用集成電路相比具有體積更小、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。

集成電路(integrated circuit)是一種微型電子器件或部件。採用一定的工藝，把一個電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，製作在一塊或幾小塊半導體晶片或介質基片上，然後封裝在一個管殼內，成為具有所需電路功能的微型結構；其中所有元件在結構上已組成一個整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進了一大步。集成電路發明於上世紀70年代，發明者為傑克·基爾比(基於鍺(Ge)的集成電路)和羅伯特·諾伊思(基於硅(Si)的集成電路)。

集成電路規模越大，組建系統時就越難以針對特殊要求加以改變為解決這些問題。所以就出現了以用戶參加設計為特徵的專用集成電路 (ASIC)，它能實現整機系統的優化設計，性能優越，保密性強。專用集成電路可以把分別承擔一些功能的數個，數十個，甚至上百個通用中，小規模集成電路的功能集成在一塊晶元上，進而可將整個系統集成在一塊晶元上，實現系統的需要。它使整機電路優化，元件數減少，布線縮短，體積和重量減小，提高系統可靠性。

ASIC 的特點是面向特定用戶的需求，品種多、批量少，要求設計和生產周期短，它作為集成電路技術與特定用戶的整機或系統技術緊密結合的產物，與通用集成電路相比具有體積更小、重量更輕、功耗更低、可靠性提高、性能提高、保密性增強、成本降低等優點。

由於ASIC的便利性和良好的可靠性，逐漸越來越多的應用於安全相關產品的設計開發，如智能的安全變送器、安全匯流排介面設備或安全控制器。然而，由於不同於傳統的模擬電路或一般IC，如何評價ASIC的功能安全性，包括當ASIC集成到產品開發時，如何評價產品的功能安全性，逐漸成為了一個新的問題和熱點。ASIC有其自身的一些複雜性特點。例如一塊ASIC上可能有上億個MOS管，每個MOS管都有可能發生失效，如何判斷和控制這些失效時功能安全需要考慮的問題：又如ASIC設計過程中需要利用Verilog等專用工具，如何評價這些工具的適用性，以及對開發流程的質量控制等也是需要解決的問題。

在2010年，功能安全基礎標準IEC61508發布了第二版：IEC61508—2010：ED2．0。其中對於採用ASIC進行安全相關係統開發進行了詳細的規定，包括定義了ASIC的生命周期模型，建議了針對ASIC控制故障和避免失效的要求。

ASIC分為全定製和半定製。全定製設計需要設計者完成所有電路的設計，因此需要大量人力物力，靈活性好但開發效率低下。如果設計較為理想，全定製能夠比半定製的ASIC晶元運行速度更快。半定製使用庫里的標準邏輯單元(Standard Cell)，設計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數據通路(如ALU、存儲器、匯流排等)、存儲器甚至系統級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經布局完畢，而且設計得較為可靠，設計者可以較方便地完成系統設計。現代ASIC常包含整個32-bit處理器，類似ROM、RAM、EEPROM、Flash的存儲單元和其他模塊. 這樣的ASIC常被稱為SoC(片上系統)。

FPGA是ASIC的近親，一般通過原理圖、VHDL對數字系統建模，運用EDA軟體模擬、綜合，生成基於一些標準庫的網路表，配置到晶元即可使用。它與ASIC的區別是用戶不需要介入晶元的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。

ASIC分為全定製和半定製。全定製設計需要設計者完成所有電路的設計，因此需要大量人力物力，靈活性好但開發效率低下。如果設計較為理想，全定製能夠比半定製的ASIC晶元運行速度更快。半定製使用庫里的標準邏輯單元(Standard Cell)，設計時可以從標準邏輯單元庫中選擇SSI(門電路)、MSI(如加法器、比較器等)、數據通路(如ALU、存儲器、匯流排等)、存儲器甚至系統級模塊(如乘法器、微控制器等)和IP核，這些邏輯單元已經布局完畢，而且設計得較為可靠，設計者可以較方便地完成系統設計。現代ASIC常包含整個32-bit處理器，類似ROM、RAM、EEPROM、Flash的存儲單元和其他模塊. 這樣的ASIC常被稱為SoC(片上系統)。

FPGA是ASIC的近親，一般通過原理圖、VHDL對數字系統建模，運用EDA軟體模擬、綜合，生成基於一些標準庫的網路表，配置到晶元即可使用。它與ASIC的區別是用戶不需要介入晶元的布局布線和工藝問題，而且可以隨時改變其邏輯功能，使用靈活。

全定製設計

全定製ASIC是利用集成電路的最基本設計方法（不使用現有庫單元），對集成電路中所有的元器件進行精工細作的設計方法。全定製設計可以實現最小面積，最佳布線布局、最優功耗速度積，得到最好的電特性。該方法尤其適宜於模擬電路，數模混合電路以及對速度、功耗、管芯面積、其它器件特性（如線性度、對稱性、電流容量、耐壓等）有特殊要求的場合；或者在沒有現成元件庫的場合。特點：精工細作，設計要求高、周期長，設計成本昂貴。

由於單元庫和功能模塊電路越加成熟，全定製設計的方法漸漸被半定製方法所取代。在現在的IC設計中，整個電路均採用全定製設計的現象越來越少。全定製設計要求：全定製設計要考慮工藝條件，根據電路的複雜和難度決定器件工藝類型、布線層數、材料參數、工藝方法、極限參數、成品率等因素。需要經驗和技巧，掌握各種設計規則和方法，一般由專業微電子IC設計人員完成；常規設計可以借鑒以往的設計，部分器件需要根據電特性單獨設計；布局、布線、排版組合等均需要反覆斟酌調整，按最佳尺寸、最合理布局、最短連線、最便捷引腳等設計原則設計版圖。版圖設計與工藝相關，要充分了解工藝規範，根據工藝參數和工藝要求合理設計版圖和工藝。

半定製設計方法

半定製設計方法又分成基於標準單元的設計方法和基於門陣列的設計方法。

基於標準單元的設計方法是：將預先設計好的稱為標準單元的邏輯單元，如與門，或門，多路開關，觸發器等，按照某種特定的規則排列，與預先設計好的大型單元一起組成ASIC。基於標準單元的ASIC又稱為CBIC(CellbasedIC)。

基於門陣列的設計方法是在預先制定的具有晶體管陣列的基片或母片上通過掩膜互連的方法完成專用集成電路設計。半定製相比於全定製，可以縮短開發周期，降低開發成本和風險。

1.基於標準單元的設計方法

該方法採用預先設計好的稱為標準單元的邏輯單元，如門電路、多路開關、觸發器、時鐘發生器等，將它們按照某種特定的規則排列成陣列，做成半導體門陣列母片或基片，然後根據電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。

單元庫中所有的標準單元均採用定製方法預先設計，如同搭積木或砌牆一樣拼接起來，通常按照等高不等寬的原則排列，留出寬度可調的布線通道。CBIC的主要優、缺點：※用預先設計、預先測試、預定特性的標準單元庫，省時、省錢、少風險地完成ASIC設計任務。※設計人員只需確定標準單元的布局以及CBIC中的互連。※標準單元可以置放於晶元的任何位置。※所有掩膜層是定製的；※可內嵌定製的功能單元；※製造周期較短，開發成本不是太高。※需要花錢購買或自己設計標準單元庫；※要花較多的時間進行掩膜層的互連設計。

2.基於門陣列的ASIC門陣列

是將晶體管作為最小單元重複排列組成基本陣列，做成半導體門陣列母片或基片，然後根據電路功能和要求用掩膜版將所需的邏輯單元連接成所需的專用集成電路。用門陣列設計的ASIC中，只有上面幾層用作晶體管互連的金屬層由設計人員用全定製掩膜方法確定，這類門陣列稱為掩膜式門陣列MGA（maskedgatearray）。門陣列中的邏輯單元稱為宏單元，其中每個邏輯單元的基本單元版圖相同，只有單元內以及單元之間的互連是定製的。客戶設計人員可以從門陣列單元庫中選擇預先設計和預定特性邏輯單元或宏單元，進行定製的互連設計。門陣列主要適合於開發周期短，低開發成本的小批量數字電路設計。

可編程器件的ASIC設計

可編程ASIC是專用集成電路發展的另一個有特色的分支，它主要利用可編程的集成電路如PROM,GAL,PLD,CPLD,FPGA等可編程電路或邏輯陣列編程，得到ASIC。其主要特點是直接提供軟體設計編程，完成ASIC電路功能，不需要再通過集成電路工藝線加工。

可編程器件的ASIC設計種類較多，可以適應不同的需求。其中的PLD和FPGA是用得比較普遍得可編程器件。適合於短開發周期，有一定複雜性和電路規模的數字電路設計。尤其適合於從事電子系統設計的工程人員利用EDA工具進行ASIC設計。

ASIC設計需要根據電路功能和性能要求，選擇電路形式、器件結構、工藝方案和設計規則，盡量減小晶元面積、降低設計成本、縮短設計周期，最終設計出正確、合理的掩膜版圖，通過製版和工藝流片得到所需的集成電路。

從經濟學的角度看，ASIC的設計要求是在儘可能短的設計周期內，以最低的設計成本獲得成功的ASIC產品。但是，由於ASIC的設計方法不同，其設計成本也不同。

全定製設計周期最長，設計成本貴，設計費用最高，適合於批量很大或者對產品成本不計較的場合。

半定製的設計成本低於全定製，但高於可編程ASIC，適合於有較大批量的ASIC設計。

用FPGA設計ASIC的設計成本最低，但晶元價格最高，適合於小批量ASIC產品。

現在的大部分ASIC設計都是以半定製和FPGA形式完成的。半定製和FPGA可編程ASIC設計的元件成本比較：CBIC元件成本IC價格的2－5倍。但是半定製ASIC必須以數量取勝，否者，其設計成本要遠遠大於FPGA的設計成本。ASIC設計生產不單單要考慮元件成本，ASIC元件的批量大小、生產周期的長短，產品利潤、產品壽命等等因素，也是決定採取哪種設計方法、生產工藝和成本限制的重要因素。