內存時序
內存條性能的一種參數
內存時序（英語：Memory timings或RAM timings）是描述同步動態隨機存取存儲器（SDRAM）性能的四個參數：CL、TRCD、TRP和TRAS，單位為時鐘周期。它們通常被寫為四個用破折號分隔開的數字，例如7-8-8-24。第四個參數（RAS）經常被省略，而有時還會加入第五個參數：Command rate（命令速率），通常為2T或1T，也寫作2N、1N。這些參數指定了影響隨機存取存儲器速度的潛伏時間（延遲時間）。較低的數字通常意味著更快的性能。決定系統性能的最終元素是實際的延遲時間，通常以納秒為單位。
CL、T、T和T，單位為時鐘周期。它們通常被寫為四個用破折號分隔開的數字，例如7-8-8-24。第四個參數（）經常被省略。
當將內存時序轉換為實際的延遲時，最重要的是注意它是以時鐘周期為單位。如果不知道時鐘周期的時間，就不可能了解一組數字是否比另一組數字更快。
舉例來說，DDR3-2000內存的時鐘頻率是1000MHz，其時鐘周期為1ns。基於這個1ns的時鐘，CL=7給出的絕對延遲為7ns。而更快的DDR3-2666（時鐘1333MHz，每個周期0.75ns）則可能用更大的CL=9，但產生的絕對延遲6.75ns更短。
現代DIMM包括一個串列存在檢測（SPD）ROM晶元，其中包含為自動配置推薦的內存時序。PC上的BIOS可能允許用戶調整時序以提高性能（存在降低穩定性的風險），或在某些情況下增加穩定性（如使用建議的時序）。
注意：內存帶寬是測量內存的吞吐量，並通常受到傳輸速率而非潛伏時間的限制。通過交錯訪問SDRAM的多個內部bank，有可能以峰值速率連續傳輸。可能以增加潛伏時間為代價來增加帶寬。具體來說，每個新一代的DDR內存都有著較高的傳輸速率，但絕對延遲沒有顯著變化，尤其是市場上的第一批新一代產品，通常有著較上一代更長的延遲。
即便增加了內存延遲，增加內存帶寬也可以改善多處理器或多個執行線程的計算機系統的性能。更高的帶寬也將提升沒有專用顯存的集成顯卡的性能。
| 名稱 | 符號 | 定義 |
| CAS潛伏時間 | CL | 發送一個列地址到內存與數據開始響應之間的周期數。這是從已經打開正確行的DRAM讀取第一比特內存所需的周期數。與其他數字不同，這不是最大值，而是內存控制器和內存之間必須達成的確切數字。 |
| 行地址到列地址延遲 | T | 打開一行內存並訪問其中的列所需的最小時鐘周期數。從DRAM的非活動行讀取第一位內存的時間是T+CL。 |
| 行預充電時間 | T | 發出預充電命令與打開下一行之間所需的最小時鐘周期數。從一個非正確打開行的DRAM讀取內存第一比特的時間是T+T+CL。 |
| 行活動時間 | T | 行活動命令與發出預充電命令之間所需的最小時鐘周期數。這是內部刷新行所需的時間，並與T重疊。在SDRAM模塊中，它只是T+CL。否則，約等於T+2×CL。 |
備註 RAS：行地址選通脈衝，延續自非同步DRAM的術語。 CAS：列地址選通脈衝，延續自非同步DRAM的術語。 T：寫入恢復時間。上一次對行的寫入命令與預充電它之間必須經過的時間。通常，T=T+T。 T：行周期時間。T=T+T。 | ||
在英特爾體系的系統中，內存時序和管理由內存參考代碼（MRC）處理，這是BIOS的一部分。
基本信息
- 中文名
- 內存時序
- 外文名
- Memory timings或RAM timings
- 含義
- 內存條性能的一種參數
- 位置
- 內存條的SPD中