Cadence
Cadence
鏗騰電子科技有限公司（Cadence Design Systems, Inc； NASDAQ：CDNS）是一個專門從事電子設計自動化（EDA）的軟體公司，由SDA Systems和ECAD兩家公司於1988年兼并而成。是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監控半導體、計算機系統、網路工程和電信設備、消費電子產品以及其它各類型電子產品的設計。產品涵蓋了電子設計的整個流程，包括系統級設計，功能驗證，IC綜合及布局布線，模擬、混合信號及射頻IC設計，全定製集成電路設計，IC物理驗證，PCB設計和硬體模擬建模等。其總部位於美國加州聖何塞（San Jose），在全球各地設有銷售辦事處、設計及研發中心。
2021年，入選《2021福布斯全球企業2000強》榜單，排名第1210位。
Cadence設計軟體
Cadence中國現擁有員工400多人，擁有北京和上海兩個研究開發中心，銷售網路遍布全國。Cadence在上海先後建立了高速系統技術中心和企業服務中心，為用戶提供高質量、有效的專業設計和外包服務。Cadence北京研發中心主要承擔與美國總部EDA軟體研發任務，力爭提供給用戶更加完整的設計工具和全流程服務。 Cadence 公司2003年斥5000萬美元巨資在北京投資建立的中關村-Cadence軟體學院，立志為中國電子行業培養更多面向集成電路和電子系統的高級設計人才。
Cadence Allegro系統互連平台能夠跨集成電路、封裝和PCB協同設計高性能互連。應用平台的協同設計方法，工程師可以迅速優化I/O緩衝器之間和跨集成電路、封裝和PCB的系統互聯。該方法能避免硬體返工並降低硬體成本和縮短設計周期。約束驅動的Allegro流程包括高級功能用於設計捕捉、信號完整性和物理實現。由於它還得到Cadence Encounter與Virtuoso平台的支持，Allegro協同設計方法使得高效的設計鏈協同成為現實。
2008年6月17日，Cadence對外公開了他們提交給Mentor Graphics公司董事會的收購方案，即以每股16美元的價格現金收購Mentor Graphics，交易總額達16億美元。
Cadence表示，其現金收購價格高出6月16日（也就是Cadence公開提案的最後一個交易日）Mentor Graphics收盤時普通股的30%。同時也比5月2日（Cadence公司將其提案交給Mentor時）Mentor Graphics公司收盤價時普通股票高出59 %。這一價格也比Mentor Graphics公司過去30個交易日中平均收盤價格高出46%。
在6月17日給Mentor Graphics董事會的信件中， Cadence總裁兼CEO Michael J. Fister回想起他和Mentor Graphics總裁兼CEO Walden C. Rhines最初談及合併Cadence和 Mentor Graphics是在2008年4月16日。不過，他表示很失望，因為Rhines也不願意進行更進一步的談判。
在6月18日進行的新聞和分析師會議上，Fister表示：“Mentor Graphics公司告訴我們，截至5月底他們都想要保持獨立，不希望進一步討論我們的收購方案，由於他們拒絕和我們談判，所以我們決定公開我們的收購方案。
在給Rhines的信中，Fister解釋了這一併購的意義，他寫道：“我們相信Cadence和Mentor Graphics的聯合，將為客戶提供更廣泛和更全面的集成產品和技術組合，能夠更好地解決客戶在開發下一代產品時遇到的各種挑戰。”
Fister補充說：“Cadence和Mentor Graphics的合併，能夠集中我們各自的創新人才，從而提供更全面的尖端解決方案，為客戶提供一個全新水平的客戶體驗。通過共同努力，我們將加快客戶的創新速度和效率，更好滿足客戶開發新產品的需要。”
Cadence提議的實現取決於能否達成雙方可接受的合併協議。
Mentor公司（總部設在俄勒岡州，維爾森維爾市）約有4200名職員，過去12個月的收入約為8.5億美元。而Cadence公司2007年的收入為16.1億美元。
近期，Cadence參與了許多收購。例如，在2008年3月， Cadence收購了Chip Estimate 公司，這是一家IC規劃和IP復用管理工具的開發商。2007年8月，Cadence收購了Clear Shape Technologies，這是一家可製造性設計（ DFM的）技術的開發商。一個月前，它收購了專業光刻公司Invarium。
Fister在新聞與分析師大會上表示：“在過去十年裡，我們已經完成了36個不同的收購，這些公司所面臨的挑戰是一樣的。我們充分考慮了客戶解決方案的需求，同時展示了如何實現生產的有效性。存在很多因素，這也是迫不得已，處在客戶環境非常困難的時期，他們面臨著成本挑戰，合併是最佳時機。”啟程教育
日前，Cadence公司已與中國最大的IC元器件分銷商、納斯達克上市公司（代碼：COGO）科通集團簽署分銷合作協議，授權後者為其中國區分銷商。
按照該協議，科通集團將在中國區授權分銷Cadence的OrCAD及Allegro全線產品。
1、Allegro教學導入；
2、Allegro基本操作及設計流程
3、Allegro教學環境的設置；
4、Orcad cis 軟體使用介紹
5、設計資料的導入；
6、設計規則初步設定；
7 、placement (元件布局)
8、Layout技巧分享及介紹；
9、Fill shape鋪銅介紹及操作嵌入式系統的訓練
10、Power fill；
11、Silkscreen處理；
12、Assembly處理；
13、Test point添加(測試點)
14、Gerber資料的準備；
15、Gerber資料的輸出；
16、Cam350的基本使用
17、Check list(檢查列表)；
18、生產文件輸出；
19、Panel drawing(拼版)
20、制板要求填寫；
21、高速電路介紹；
22、Constraint manger使用介紹
23、Polar軟體介紹及使用；
24、PCBA介紹；
25、Pcb板廠流程介紹
26、可製造設計介紹；
27、高頻電路的設計；
28、盲埋孔設計介紹；
29、EMI問題泛舟及應對措施；
30、電子元器件介紹；
31、封裝設計1(dip)；
32、封裝設計2(smt)
33、Pcb設計管理和組織；
34、Skill介紹；
35、課程總結就測試
1、板級電路設計系統
包括原理圖輸入、生成、模擬數字/混合電路模擬，fpga設計，pcb編輯和自動布局布線mcm電路設計、高速pcb版圖的設計模擬等等。包括：
* Concept HDL原理圖設計輸入工具，有for NT和for Unix的產品。
* Check Plus HDL原理圖設計規則檢查工具。（NT & Unix）
* SPECTRA Quest Engineer PCB版圖布局規劃工具（NT & Unix）
* Allegro Expert專家級PCB版圖編輯工具（NT & Unix)
* SPECTRA Expert AutoRouter 專家級pcb自動布線工具
* SigNoise信噪分析工具
* EMControl電磁兼容性檢查工具
* Synplify FPGA / CPLD綜合工具
* HDL Analyst HDL分析器
* Advanced Package Designer先進的MCM封裝設計工具
2、Alta系統級無線設計
這一塊的產品主要是應用於網路方面的，我個人以為。尤其是它包括有一套的gsm模型，很容易搞cdma等等之類的東西的開發。但是我覺得做信號處理和圖象處理也可以用它，因為它裡面內的spw太牛了，至少是看起來是，spw最牛的地方就是和hds的介面，和matlab的介面。matlab裡面的很多模型可以直接調入spw，然後用hds生成c語言模擬代碼或者是hdl語言模擬代碼。（這我沒有license，沒有試過，看openbook上說的）。也就是說，要是簡單行事的話，就可以直接用matlab做個模型，然後就做到版圖了，呵呵。
Alta主要有下面的一些Package:
*SPW(Cierto Signal Processing Work System)信號處理系統。
可以說，spw包括了matlab的很多功能，連demo都有點象，呵呵。它是面向電子系統的模塊化設計、模擬和實現的環境。它的通常的應用領域包括無線和有線載波通信、多媒體和網路設備。在進行演演算法設計、濾波器設計、c Code生成、軟/硬體結構聯合設計和硬體綜合的理想環境。它裡面非常有意思的就是信號計算器。
* HDS (Hardware Design System)硬體系統設計系統
它是SPW的集成組件之一。包括模擬、庫和分析擴展部分。可以進行spw的定點分析行為級和rtl級的代碼生成。
* Mutimedia多媒體（Multimedia Design Kit)
我沒有見識過這部分的東東。在產品發布會的演示上看起來倒是很有意思。據說可以很快的生成一個多媒體的應用環境。它可以進行多媒體應用的設計，包括電視會議系統、數字電視等等以及任何種類的圖象處理系統的設計。
* 無線技術Wireless（IS-136 Verification Environment)
無線電技術標準系統級驗證工具，可以在系統級的抽象層上生成、開發和改進遵守IS-54/136 標準的信號處理演演算法。在完成硬體結構設計后，就可以使用hds直接生成可綜合的hdl描述和相應的標準檢測程序（testbench）。
* IS-95無線標準系統級驗證
* BONeS網路衉議分析和驗證的設計工具。
這個東東看起來很有意思。它是一套軟體系統，專門用來做多媒體網路結構和衉議的設計這個東東看起來很有意思。它是一套軟體系統，專門用來做多媒體網路結構和衉議的設計的。可以用來快速的生成和分析結構單元之間的信息流的抽象模型，並建立一個完整的無線網路的運作模型。例如，用戶可以改進atm轉換器的演演算法，並建立其基於微處理器包括高速緩存和內存和匯流排、通信處理方法的應用模型。
* G、VCC 虛擬衉同設計工具包
它是用來進行基於可重用的ip核的系統級設計環境。
在上面的這些東西中，我覺得很重要的還是需要有庫的支持，例如在spw裡面就要有對應的不同的演演算法的hdl庫的支持，才能夠得到最後rtl級的實現。在大學版中，這些部分的license和部分bin代碼也沒有提供。
3、邏輯設計與驗證（LDV）設計
這部分的軟體大家都應該是很熟悉的，因為pc版的d版好象已經很普及了。^-^這裡簡單介紹一下cadence的ldv流程，雖然感覺大家用synopsys還是居多。
首先是老闆產生一個創意，然後就是設計人員（學生）使用vhdl或者是verilog語言對設計來進 行描述，生成hdl代碼。然後，可以用 Verilog-XL, NC-Verilog, LeapfrogVHDL NC-VHDL等工具來進行行為級模擬，判斷設計的可行性，驗證模塊的功能和設計的debug。然後是調試和分析環境中使用代碼處理箱（verisure/for verilog) (VHDLCover/for VHDL)分析模擬結果，驗證測試級別。然後用Ambit BuildGates進行綜合，並使用綜合后的時延估計（SDF文件）來進行門級模擬，然後再使用verifault進行故障模擬。
以上是很簡單的一個流程，實際上系統級設計后，就應該進行設計模擬的，要是設計是一個大的模塊的話。而且在綜合的時候，寫綜合限制文件也是很麻煩的，要求很多次的反覆。上面的流程還不包括測試的加入（如掃描啦什麼的）。上面的流程對於小設計是可以的。
LDV包括的模塊有下面的這些東西：
* verilog-xl模擬器
* Leapfrog VHDL模擬器
支持混合語言的模擬，其vhdl語言的模擬是通過編譯后模擬，加快了速度。
* Affirma NC Verilog模擬器
其主要的特點是適合於大系統的模擬。
* Affirma NC VHDL模擬器
適用於VHDL語言的模擬。
* Affirema 形式驗證工具--等價檢驗器
* Verifault-XL 故障模擬器
感覺故障模擬是最費時間的模擬步驟。用來測試晶元的可測性設計的。
* VeriSure代碼覆蓋率檢查工具
* Envisia Build Gates 綜合工具
Ambit 的BuildGates的特性中，我覺得最好用的應該是它的PKS的feature，當然，呵呵我沒有它的license。因為在pks feature中，ambit可以調用se的pdp等物理布局工具來進行時延估計。這樣的話，我覺得它的Timing 會比synopsys要好。在我試過的synopsys的小的設計中，大概它的誤差在100%左右，呵呵。綜合后時間是2.9ns,布局布線和優化后的時間是5ns。可是ambit的綜合肯定是要比synopsys的差的，因為它沒有很大的庫的支持，在大的邏輯塊的綜合的時候我覺得就可以很明顯的感覺出來的。我沒有具體試過，那位大蝦有時間可以比較一下他們的綜合特性。
4、時序驅動的深亞微米設計
這部分是底層設計的軟體。底層設計的工作我感覺是細活，來來回回是需要走很多次重複的流程的。在以前的設計流程中( .6um及其以上 )，一般情況下對於連線延時是可以不用考慮，或是說它們對設計的影響不算很大。在設計完成後，做一下pex，然後模擬一下，小設計的話，多半是可以通過的。
很多軟體都直接在布局階段就將線路延時考慮進去，這也是深亞微米設計的要求。因為在設計中，連線延時對整體設計的影響很大，因此甚至在綜合階段就需要考慮到floorplan的影響。synopsys和ambit和jupiter(Avanti!公司的綜合軟體)等在它們的綜合過程中都加入了這樣的考慮。
candence的軟體中，有SE和design planner兩個主要的軟體來進行時序驅動的設計,Cadence 的這塊的軟體推出很早，可惜就是更新比較慢，象avanti公司的軟體都把布局布線，時序分析和綜合等等幾乎全套的流程都統一起來的時候，cadence在底層還沒有什麼創新的地方，還是幾年前的模樣。
5、全定製ic設計工具
* Virtuoso Schematic Composer : IC Design Entry 它是可以進行混合輸入的原理圖輸入方式。支持 vhdl/hdl語言的文本輸入。
* Affirma Analog DEsign Environment
這是一個很好的混合信號設計環境
* Virtuoso Layout Editor版圖編輯
它支持參數化單元，應該是一個很好的特性。
* Affirma Spectra 高級電路模擬器
和hspice一類的模擬器。
* Virtuoso Layout Synthesizer
直接的layout生成工具，小規模設計環境
* Assura 驗證 環境，包括diva
* dracula驗證和參數提取包
* ICCragtsman 布局設計的環境。在面向ip的設計中比較合適。
Cadence 的底層軟體有下面這些：
邏輯設計規劃器
這是用於設計早期的規劃工具。其主要用途是延時預測、生成供綜合工具使用的線路負載模型。這個工具是用來在物理設計的早期象邏輯設計者提供設計的物理信息。
物理設計規劃器
物理設計的前期規劃。對於大型設計而言，物理設計的前期規劃非常重要。很多流程中，在前期的物理規劃(floorplan)結束后，就需要一次反標驗證設計的時序。
* SE (Silicon Ensemble)布局布線器
se是一個布局布線的平台，它可以提供多個布局布線及後期處理軟體的介面。
* PBO Optimization基於布局的優化工具
* CT-GEN時鐘樹生成工具
* RC參數提取
HyperRules規生成，HyperExtract RC提取，RC簡化，和delay計算
* Pearl靜態時序分析
Pearl 除了界面友好的特點外，還有就是可以和spice模擬器交換數據來進行關鍵路徑的模擬。
* Vampire驗證工具
為了更好的管理與調度正版軟體的license問題，Lanmantech公司花費五年時間從事軟體license監控管理研究，在license管控領域積累了深厚的技術經驗。其研發的LMTLicManager軟體集中監控管理系統，可以提供全面具體的license數據統計報告、license使用分析、license自動回收釋放、license分組調度、license外借及license優先授權等功能。它的解決方案已被多家世界500強企業所採用，可以為企業節省許可證費用30%以上。
全球電子設計創新領先企業Cadence設計系統公司（NASDAQ: CDNS）推出了一種新的整體式硅實現方法，推動晶元開發超越使用點工具進行的修補方式，轉向一種流線化的、端對端式、綜合了技術、工具和方法學的方式。和半導體和系統企業傳統上在達到硅實現過程中所採用的謹慎的、條塊分割式方法相比，這種方法是一種重大突破。硅實現這一術語是指將設計變為矽片所需要的所有步驟，它是EDA360行動的重要組成部分。
Cadence®這種新的方法著力提供滿足三個方面要求的產品和技術，以獲得決定性的硅實現道路，這三個方面是：統一的設計意圖、設計抽取和設計收斂。晶元和系統製造商所面臨的最大技術和商務挑戰是：混合信號、低功耗、十億門/十億赫茲、驗證、SiP和協同設計、整體效率和指標。滿足了以上三項要求的設計，能為這些製造商帶來明顯和可量化的效率、可預測性及盈利能力的提升。
隨著在整個公司的硅實現產品組合引入新技術，Cadence®向前進了一大步，確保其和即將推出的產品滿足這三項關鍵的要求，並且可以納入到整體的流程中去。
就意圖而言，新的功能使模擬、物理和電氣約束能驅動數字內容到混合信號流程中，反之亦然。提取方面，設計團隊可以為系統級封裝和立體IC設計創造出一個裸片抽象。而對於設計收斂，Cadence在邏輯設計、驗證和實現之間建立了新的物理、電氣和功能聯繫，在設計流程中提供了更好的收斂，縮短了ECO周期。更多詳細信息，可在此下載硅實現白皮書。
“這是我見過的Cadence最好的方法，”EDA首席分析師Gary Smith表示， “Cadence不斷明確其戰略，引進人才，並使人才績效和戰略性的EDA360目標掛鉤。這樣做的目標是打破單打獨鬥的局面，使公司各部門能通力合作。他們正在努力實現很多其他EDA公司嘗試並失敗的事。”
“在當前複雜的設計和市場壓力條件下，晶元開發企業急需在效率和盈利能力方面取得重大提高，但是，僅僅把一大堆不同公司的工具拼湊在一起是不可能實現這個目標的，”Cadence硅實現產品集團主管研發的高級副總裁徐季平表示。
“我們的研發團隊一直致力於建立能滿足統一設計意圖、設計抽取和設計收斂要求的工具，我們將來發布的產品還將繼續滿足這些核心要素。最終，我們希望提供多個無縫的、端對端的設計流程，它們內在的高效率將給客戶帶來明顯的市場優勢。”
華南理工——Cadence聯合實驗室
Cadence
Cadence在國際上有著高度的品牌影響力和市場份額，而中國這樣一個電子製造大國正在從中國製造朝中國設計邁進，中國市場的潛力被越來越多的國際跨國公司所重視。Cadence和高校的合作，正是順應中國在設計發展的趨勢，致力於培養未來的設計人才，同時彌補早期在教育市場的不足！
在教育市場，EDA工具的選擇通常帶著先入為主的性質，學生在校期間選擇某個工具進行學習的經驗，會對其以後進入工作選擇使用哪個工具產生重要影響。Cadence公司在此前中國的教育市場上，顯然沒有捷足先登，而被另一個EDA公司佔領了較大份額。雖然在國內的大學計劃上失去了先機，但憑藉其領先的產品優勢，通過和國內一些高水平高校合作，也可以走出和其它公司的一條差異化之路。
Cadence對於一些高速、高密度板等高端設計有著自己獨特優勢，越是高端、複雜的設計要求，Cadence的產品就越能彰顯其特點。所以，通過和國內一些具有較強科研實力的高校進行合作，共同完成一些高水平的科研項目，cadence有望在高端設計領域行使“教授母語”的優先權。從而為後期高端市場的增長和爆發進行必要的鋪墊。
不得不提的是，Cadence選擇科通集團作為合作夥伴，是其市場戰略中的一個值得期待的舉措。科通集團是國內最大的元器件分銷商，納斯達克上市公司，不僅在線下業務擁有龐大的客戶資源，而且其線上業務“科通芯城”，在上線短短兩年時間，已成為國內最具影響力IC元器件電商品牌。Cadence選擇科通，看中的正是科通線上線下強大的立體服務能力。同時，Cadence的這次大學計劃正是在科通集團的積極推動下進行的。
2020年5月，2020福布斯全球企業2000強榜發布，Cadence Design Systems排名第1127位。
2021年1月，位居華祥苑·華茶·2020胡潤世界500強第492位。
2021年，入選《2021福布斯全球企業2000強》榜單，排名第1210位。
